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Fタームリスト

リスト再作成（Ｈ９）、４Ｍ１１９へ分割（Ｈ１７）、１９９０年以降に発行された文献を解析対象としている
5F083 半導体メモリ 電子デバイス　　　　
H10B10/00 -53/50;63/00-69/00;99/00-99/00,495
H10B10/00-53/50;63/00-99/00,495 AD AD00
ＤＲＡＭ 		AD01 AD02 AD03 AD04 AD06 AD10
・読出しトランジスタに特徴のあるもの ・・ＴＦＴ（薄膜トランジスタ） ・・水平方向以外のチャネルを有するもの ・・・トレンチゲートトランジスタ（単孔にゲート埋込む）（図面） ・・・突起状半導体柱の側面全体をゲート電極で覆うもの（図面） ・・ＬＤＤ構造、ＤＤＤ構造
AD11 AD12 AD14 AD15 AD16 AD17 AD18 AD19 AD20
・キャパシタ ・・ＰＮ接合容量型（Ｈｉ―Ｃを含む） ・・プレーナ型 ・・トレンチ型 ・・・基板ストレージノードトレンチ型 ・・・基板セルプレートトレンチ型 ・・・スタックトトレンチ型 ・・・トレンチ素子分離と併合 ・・・１ｃｅｌｌ／１ｉｓｌａｎｄ形式
AD21 AD22 AD23 AD24 AD25 AD26 AD27 AD28 AD29 AD30
・・スタック型 ・・・横フィン型（図面） ・・・・複数枚の横フィン型（図面） ・・・王冠型（縦フィン型）（図面） ・・・・複数枚の縦フィンをもつ王冠型（突起も含む）（図面） ・・・・横フィンを有する王冠型（外向き）（図面） ・・・・横フィンを有する王冠型（内向き）（図面） ・・・・下方向に王冠側壁部分を有するもの（図面） ・・・・王冠側壁部分に凹凸（図面） ・・・・トンネル構造型（中空構造）（図面）
AD31
・・・コンタクトホール部を利用したもの（図面）
AD42 AD43 AD45 AD46 AD48 AD49
・・・ストレージ電極の厚膜化（側面積の増加） ・・・・ストレージ電極を多層化 ・・・複数の層間絶縁膜のエッチングレート差の利用 ・・・複数の導電膜のエッチングレート差の利用 ・・・ビット線層の上部にキャパシタを形成（ＣＯＢ） ・・・平坦化層間絶縁膜上にキャパシタ形成
AD51 AD52 AD53 AD54 AD55 AD56 AD57 AD60
・・プレート電極に特徴のあるもの ・・・印加電圧（Ｖｓｓ，Ｖｃｃ，Ｖｃｃ／２以外） ・・・プレート電圧を供給する配線 ・・・プレート電極の形状に特徴のあるもの ・・・・複数に分かれたプレート電極をもつもの（図面） ・・・・（最下部の）ストレージ電極側面を覆うもの（図面） ・・・・（最下部の）ストレージ電極の底面と側面を包み込むもの（図面） ・・キャパシタ誘電体膜の多層化
AD61 AD62 AD63 AD69 AD70
・・粗面化 ・・・成膜工程時に粒界を形成（ＨＳＧなど） ・・・エッチング工程で凹凸を形成 ・１ＭＯＳ　Ｔｒ．＋１Ｃａｐ以外のＤＲＡＭ ・・ＭＯＳ　Ｔｒ．以外の能動素子をメモリセルに含むもの
BS BS00
ＳＲＡＭ 		BS01 BS02 BS03 BS04 BS05 BS06 BS07 BS08 BS09 BS10
・転送トランジスタ ・・構造に特徴 ・・・ゲート構造 ・・・ソース／ドレイン構造 ・・・・ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ） ・・製法に特徴（プロセスのタームと併せて付与） ・・・ゲートの製法（プロセスのタームと併せて付与） ・・・ソース／ドレインの製法（プロセスのタームと併せて付与） ・・・誘電体膜の製法（プロセスのタームと併せて付与） ・・材料に特徴（材料のタームと併せて付与）
BS11 BS12 BS13 BS14 BS15 BS16 BS17 BS18 BS19 BS20
・・・ゲート材料→ＪＡ３１～ＪＡ５３ ・・・誘電体膜材料→ＪＡ０１～ＪＡ２０ ・駆動トランジスタ ・・構造に特徴 ・・・ゲート構造 ・・・ソース　ドレイン構造 ・・・・ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ） ・・製法に特徴（プロセスのタームと併せて付与） ・・・ゲートの製法（プロセスのタームと併せて付与） ・・・ソース　ドレインの製法（プロセスのタームと併せて付与）
BS21 BS22 BS23 BS24 BS25 BS26 BS27 BS28 BS29 BS30
・・・誘電体膜の製法（プロセスのタームと併せて付与） ・・材料に特徴（材料のタームと併せて付与） ・・・ゲート材料→ＪＡ３１～ＪＡ５３ ・・・誘電体膜材料→ＪＡ０１～ＪＡ２０ ・負荷素子 ・・構造に特徴 ・・・ＰＭＯＳトランジスタ ・・・・拡散層ゲート ・・・ＴＦＴ ・・・・トップゲート型
BS31 BS32 BS33 BS34 BS35 BS36 BS37 BS38 BS39 BS40
・・・・ダブルゲート型（ゲートを複数有するＴＦＴ） ・・・・ボトムゲート型 ・・・・オフセットゲート ・・・・・イオン注入オフセットゲート ・・・・チャネル構造 ・・・・・粒径制御 ・・・抵抗素子 ・・・寄生容量 ・・・寄生ダイオード ・・製法に特徴（プロセスのタームと併せて付与）
BS41 BS42 BS43 BS44 BS45 BS46 BS47 BS48 BS49 BS50
・・・負荷ＴＦＴの製法（プロセスのタームと併せて付与） ・・・負荷抵抗素子の製法（プロセスのタームと併せて付与） ・・材料に特徴（材料のタームと併せて付与） ・・・負荷ＴＦＴ材料→ＪＡ３１～ＪＡ５３ ・・・負荷抵抗素子材料→ＪＡ２１～ＪＡ２５ ・局所配線 ・・転送トランジスタと駆動トランジスタの接続 ・・駆動トランジスタと負荷素子との接続配線 ・ＭＯＳ以外の素子からなるもの（バイポーラ） ・セルを構成するＴｒ．の数が４又は６個以外
CR CR00
ＲＯＭ（ＥＰＲＯＭ，ＥＥＰＲＯＭを除く） 		CR01 CR02 CR03 CR04
・マスクＲＯＭ ・・イオン注入の有無によるマスクＲＯＭ ・・配線接続の有無によるマスクＲＯＭ ・・・配線接続部がダイオードを構成するもの
CR11 CR12 CR13 CR14 CR15 CR16 CR17 CR18 CR20
・ＰＲＯＭ（Ｐｒｇｒａｍｍａｂｌｅ　ＲＯＭ） ・・ヒューズＲＯＭ ・・ＰＮ接合破壊型ＲＯＭ ・・絶縁膜破壊型ＲＯＭ ・・抵抗値変化型ＲＯＭ ・・電気的手段によらないので書き込むもの ・・・レーザービームの照射による書き込み ・・・電子ビームの照射による書き込み ・その他のもの
EP EP00
ＥＰＲＯＭ，ＥＥＰＲＯＭの構造 		EP01 EP02 EP03 EP04 EP05 EP06 EP07 EP08 EP09
・電荷蓄積機構 ・・ＦＧを有するもの ・・・構造に特徴 ・・・・多層構造 ・・・・・長さの異なる層からなるもの ・・・不純物濃度 ・・・粒径 ・・・膜厚 ・・・ＦＧを複数有するもの
EP13 EP14 EP15 EP17 EP18
・・・配置に特徴 ・・・・ドレインとの重なり ・・・・ソースとの重なり ・・トラップ蓄積型 ・・・ＭＮＯＳ型（ＭＯＮＯＳ型を含む）
EP21 EP22 EP23 EP24 EP25 EP26 EP27 EP28 EP30
・制御機構 ・・ＣＧを有するもの ・・・スタックゲート ・・・スプリットゲート ・・・・ＦＧのオフセット領域がドレイン側 ・・・・ＦＧのオフセット領域がソース側 ・・・ＣＧがＦＧを覆う構造 ・・・ＣＧを複数有するもの ・・ＣＧ，ＦＧ，ＳＧ以外のゲートを有するもの
EP32 EP33 EP34 EP35 EP36 EP37 EP38 EP40
・・ＳＧを有するもの ・・・ドレイン側 ・・・ソース側 ・・・メモリセルと一体構造 ・・・・側壁を利用 ・・・ＣＧと重なるもの ・・・ＦＧと重なるもの ・・ゲート／チャネル／ゲート構造
EP41 EP42 EP43 EP44 EP45 EP47 EP48 EP49 EP50
・絶縁膜 ・・トンネル絶縁膜 ・・・構造に特徴（多層構造） ・・・材料に特徴（材料のタームと併せて付与） ・・・製法に特徴（製法のタームと併せて付与） ・・ゲート絶縁膜 ・・・構造に特徴 ・・・材料に特徴（材料のタームと併せて付与） ・・・製法に特徴（プロセスのタームと併せて付与）
EP52 EP53 EP54 EP55 EP56 EP57 EP59 EP60
・・ＣＧ・ＦＧ間絶縁膜 ・・・構造に特徴（多層構造） ・・・・２層 ・・・・３層 ・・・材料に特徴（材料のタームと併せて付与） ・・・製法に特徴（プロセスのタームと併せて付与） ・・紫外線透過絶縁膜 ・・積層ゲートを覆う多層絶縁膜（平坦化膜を除く）
EP61 EP62 EP63 EP64 EP65 EP67 EP68 EP69 EP70
・拡散領域 ・・ドレイン領域に特徴 ・・・ＬＤＤ構造 ・・・逆導電型領域を有するもの ・・・素子分離領域下 ・・ソース領域に特徴 ・・・ＬＤＳ構造 ・・・逆導電型領域を有するもの ・・・素子分離領域下
EP72 EP75 EP76 EP77 EP78 EP79
・・トンネル拡散領域に特徴 ・セル配置に特徴 ・・ＮＡＮＤ型 ・・ＮＯＲ型 ・・ＤＩＮＯＲ型 ・・ＡＮＤ型
ER ER00
ＥＰＲＯＭ，ＥＥＰＲＯＭの書込・消去方法 		ER01 ER02 ER03 ER04 ER05 ER06 ER07 ER08 ER09 ER10
・キャリア制御 ・・電子注入 ・・・トンネル注入 ・・・アバランシェ注入 ・・・ドレイン側から注入 ・・・ソース側から注入 ・・・ＣＧから注入 ・・・ＣＧ以外のゲートから注入 ・・・チャネルから注入 ・・・ソース／ドレインを除く拡散領域から注入
ER11 ER13 ER14 ER15 ER16 ER17 ER18 ER19 ER20
・・ホール注入 ・・電子放出 ・・・トンネル放出 ・・・ドレイン側へ放出 ・・・ソース側へ放出 ・・・ＣＧへ放出 ・・・ＣＧ以外のゲートへ放出 ・・・チャネルへ放出 ・・・ソース／ドレインを除く拡散領域へ放出
ER21 ER22 ER23 ER25 ER27 ER29 ER30
・・電気的に消去するもの（ＥＥＰＲＯＭ） ・・・一括消去（フラッシュメモリ） ・・・ブロック消去 ・・紫外線により消去するもの（ＥＰＲＯＭ） ・・パルス印加方式 ・・負電圧を利用するもの ・・・ゲート負電圧印加方式
FR FR00
強誘電体メモリ 		FR01 FR02 FR03 FR05 FR06 FR07 FR10
・キャパシタを有するもの（破壊続出型） ・・１Ｔｒ／１Ｃ型 ・・２Ｔｒ／２Ｃ型 ・ＭＦＳ型（非破壊続出型） ・・ＭＦＩＳ型 ・・ＭＦＭＩＳ型 ・ブロック構造
FZ FZ00
その他の半導体メモリ 		FZ01 FZ02 FZ03 FZ04 FZ05 FZ06 FZ07 FZ08 FZ10
・単一電子メモリ ・走査型プローブ顕微鏡（ＳＰＭ）応用メモリ ・電荷転送型メモリ ・光集積回路用メモリ（ＰＨＢメモリを含む） ・バイポーラメモリ ・疑似ＳＲＡＭ ・有機物半導体メモリ ・超電導メモリ ・その他の半導体メモリ
GA GA00
改善・改良の目的 		GA01 GA02 GA03 GA05 GA06 GA07 GA09 GA10
・高速化 ・・低抵抗化 ・・寄生容量の低減 ・低消費電力 ・・リーク電流の低下 ・・・高抵抗化（ＳＲＡＭのみ） ・面積縮小 ・・三次元化
GA11 GA12 GA13 GA14 GA15 GA16 GA17 GA18 GA19
・動作安定化 ・・低雑音化 ・・・遮蔽化 ・・保護素子 ・・誤書込防止 ・・誤消去防止 ・・過消去（オーバーイレース）防止 ・・ソフトエラー防止 ・・局所的電界緩和
GA21 GA22 GA23 GA24 GA25 GA27 GA28 GA29 GA30
・・疲労特性劣化の防止 ・・カップリング比増大 ・・ラッチアップ防止 ・・高耐圧化 ・・不純物混入，拡散防止 ・製造方法の改善 ・・工程数低減 ・・低温化処理 ・その他
HA HA00
基板 		HA01 HA02 HA03 HA04 HA05 HA06 HA07 HA08 HA10
・埋め込み層 ・ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ） ・基板バイアス回路 ・・バイアス発生部 ・・ポンピング部 ・化合物半導体基板 ・エピタキシャル基板 ・基板方位に特徴 ・その他
JA JA00
材料 		JA01 JA02 JA03 JA04 JA05 JA06 JA07
・キャパシタ絶縁膜材料、ゲート絶縁膜材料 ・・酸化物系 ・・・酸化膜を含む複合膜 ・・・・シリコン酸化膜とシリコン窒化膜による複合膜 ・・・酸化窒化膜 ・・・タンタル酸化膜（Ｔａ２０５） ・・・ハロゲンを含む酸化膜
JA12 JA13 JA14 JA15 JA16 JA17 JA19 JA20
・・・複酸化物 ・・・・ＡＢ０３（ペロブスカイト）型 ・・・・・ＳｒＴｉ０３，（Ｂａ，Ｓｒ）Ｔｉ０３ ・・・・・Ｐｂを含むもの（ＰＴＯ，ＰＺＴ，ＰＬＴ，ＰＬＺＴ系 ・・・・層状化合物誘電体 ・・・・・ビスマス系層状化合物 ・・シリコン窒化膜 ・・ハロゲン化合物系〔非酸化物〕
JA21 JA22 JA23 JA24 JA25
・負荷抵抗材料 ・・アモルファスＳｉ ・・ノンドープＳｉ ・・ドープトＳｉ ・・・抵抗値が場所によって変化
JA31 JA32 JA33 JA34 JA35 JA36 JA37 JA38 JA39 JA40
・電極材料・配線材料・バリア材料 ・・Ｓｉ ・・・アモルファスＳｉ ・・・単結晶Ｓｉ ・・シリサイド ・・Ａｌ，Ａｌ系合金 ・・Ｃｕ，Ｃｕ系合金 ・・白金族元素，Ａｕ，及び，その合金 ・・高融点金属（Ｗ，Ｍｏ，Ｔａ，Ｔｉ，Ｎｉ） ・・金属窒化物
JA42 JA43 JA44 JA45 JA46 JA47
・・酸化物導電体 ・・・白金族元素酸化物（ＰｔＯｘ，ＲｕＯｘ） ・・・複酸化物 ・・・・ＡＢ０３（ペロブスカイト）型 ・・・・層状化合物 ・・・ドープにより導電性を有するもの
JA51 JA53 JA55 JA56 JA57 JA58 JA60
・・化合物半導体（ＩＩＩ―Ｖ族，ＩＩ―ＶＩ族） ・・ポリサイド構造、サリサイド構造 ・層間絶縁膜材料 ・・無機系材料 ・・・ＳｉＯＦ ・・有機系材料 ・材料／その用途に特徴
KA KA00
配線（断面図中心） 		KA01 KA02 KA03 KA05 KA06 KA07 KA08 KA10
・ワード線 ・・裏打ちワード線 ・・階層型ワード線 ・ビット線 ・・階層型ビット線 ・・基板埋込型ビット線 ・・拡散層で形成されたビット線 ・隣接する配線を別々の配線層に形成するもの
KA11 KA12 KA13 KA14 KA15 KA16 KA17 KA18 KA19 KA20
・ソース線 ・・階層型ソース線 ・・基板埋込型ソース線，拡散層で形成されたソース ・・・セルフアラインで形成 ・電源線 ・接地線 ・他の配線層 ・・アドレス選択線 ・・プレート線 ・・多層化配線（ＷＬ，ＢＬを除く）
LA LA00
レイアウト・回路設計（平面図中心） 		LA01 LA02 LA03 LA04 LA05 LA06 LA07 LA08 LA09 LA10
・対称レイアウト ・メモリセルユニット間レイアウト ・センスアンプ ・カラムデコーダ ・ローデコーダ（ワード線昇圧回路等を含む） ・アドレスバッファ回路 ・入出力バッファ回路 ・基板バイアス回路 ・プリチャージ回路 ・周辺回路（制御回路）
LA11 LA12 LA13 LA14 LA15 LA16 LA17 LA18 LA19 LA20
・配線レイアウト ・・ビット線 ・・・オープンビット線 ・・・折り返し（フォールディッド）ビット線 ・・・交差型（ツイスティッド）ビット線 ・・ワード線 ・・電源線 ・・接地線 ・・プレート線 ・・ソース線
LA21 LA25 LA26 LA27 LA28 LA29 LA30
・コンタクトの配置レイアウト ・チップレイアウト ・・周辺回路がチップ４周辺部に配置 ・・周辺回路がチップ３周辺部に配置 ・・周辺回路がチップ２周辺部に配置 ・・周辺回路が中央部に配置 ・・周辺回路が十字に配置
MA MA00
コンタクト 		MA01 MA02 MA03 MA04 MA05 MA06
・コンタクトの形状に特徴があるもの ・・セルフアラインコンタクト ・・・ゲート側壁絶縁膜を利用 ・・コンタクト下地層を有するもの ・・コンタクト部にバリア層を有するもの ・・プラグを有するもの
MA15 MA16 MA17 MA18 MA19 MA20
・コンタクトの場所に特徴のあるもの ・・複数の配線層間 ・・拡散層とキャパシタ電極間 ・・配線層とキャパシタ電極間 ・・拡散層と配線層間 ・・・拡散層とビット線
NA NA00
素子分離 		NA01 NA02 NA03 NA04 NA05 NA06 NA08 NA10
・トレンチ素子分離 ・ＬＯＣＯＳに特徴のあるもの ・ＰＮ接合分離に特徴のあるもの ・チャネルストッパ領域 ・フィールドシールド電極を用いたもの ・ゲートと素子分離領域との自己整合形成 ・層間絶縁膜 ・その他の素子分離方法
PR PR00
プロセス 		PR01 PR03 PR04 PR05 PR06 PR07 PR09 PR10
・露光（位相シフトマスク、Ｘ線露光、電子線露光） ・ドライエッチング ・イオンミリング ・ウェットエッチング ・エッチングレートの違いを利用するもの ・エッチングマスクの形成に特徴のあるもの ・側壁形成の利用で徴細加工を行う ・・側壁の材料が絶縁膜（ゲート側壁は除く）
PR12 PR13 PR14 PR15 PR16 PR18
・熱酸化 ・・ＲＴＯ ・・酸化速度の違いを利用 ・熱窒化 ・・ＲＴＮ ・水素化
PR21 PR22 PR23 PR25 PR28 PR29
・ＣＶＤ ・ＰＶＤ ・塗布法 ・エピタキシャル成長 ・位置合わせ ・・セルフアライン
PR33 PR34 PR36 PR37 PR38 PR39 PR40
・熱処理 ・・ＲＴＡ ・イオン注入 ・・斜めイオン注入 ・平坦化 ・・エッチバック ・・ＣＭＰ
PR41 PR42 PR43 PR44 PR45 PR46 PR47 PR48 PR49
・メモリセルと周辺回路の同時形成 ・・メモリセル（以下に該当するタームがない場合に付与） ・・・ゲート ・・・ゲート絶縁膜 ・・・ソース、ドレイン ・・・ウエル ・・・キャパシタ用上部電極 ・・・キャパシタ用下部電極 ・・・ＣＧ・ＦＧ間絶縁膜
PR52 PR53 PR54 PR55 PR56 PR57
・・周辺回路（以下に該当するタームがない場合に付与） ・・・ゲート ・・・ゲート絶縁膜 ・・・ソース、ドレイン ・・・ウエル ・・・抵抗
ZA ZA00
その他 		ZA01 ZA02 ZA03 ZA04 ZA05 ZA06 ZA07 ZA08 ZA09 ZA10
・メモリセルと周辺回路の関係 ・・リセス構造 ・・素子分離構造が異なるもの ・・ＭＯＳＦＥＴの構造が異なるもの ・・・ゲート構造が異なるもの ・・・ソース／ドレイン構造が異なるもの ・・・ゲート絶縁膜が異なるもの ・・動作電圧が異なるもの ・周辺回路がバイポーラ素子 ・冗長回路
ZA11 ZA12 ZA13 ZA14 ZA15 ZA19 ZA20
・メモリと独立機能ブロック ・・メモリ＋（ロジック，アナログ）ＬＳＩ ・・メモリ＋ＣＰＵ（マイコン） ・・メモリ部＋メモリ部（異種） ・・メモリ＋（ゲートアレイ，マスタスライス） ・シミュレーション ・テスト，検査，測定
ZA21 ZA23 ZA24 ZA25 ZA27 ZA28 ZA29 ZA30
・多値機能 ・パッケージ ・・窓／開口を有する ・・リードフレーム ・ウェハースケールメモリ ・ダミーセル、ダミー配線 ・電源パッド ・その他
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